回路・プリント基板の設計事例

これまでに実施した電子回路設計、及びプリント基板設計の事例をご紹介します。
品質、コスト、納期の課題を同時に解決します。

基板低層化(10層⇒6層)によるコストダウン、EMC品質確保の両立

お客様のご要望

  • 10層基板から6層基板に低層化して、コストダウンしたい
  • 低層化により予想されるEMC品質低下を避けたい

実施内容

1. 電源層レイアウト見直し

10層基板の電源層の数:2⇒6層化のためには、電源層の数と「1」にすることが必須

6層化のためには、電源層の数と「1」にすることが必須 6層化のためには、電源層の数と「1」にすることが必須

5V、3.3V電源の占める面積を減らすことが、電源層1層化のポイント

電源層1層化のポイント

目標:

5V電源の面積を減らす

戦略:

5V電源使用部品を基板端に移動し、
基板内側の5V電源面積を減らす

⇒5V電源の面積を約16%に減らし、電源層の一層化を実現

2. ノイズに関するノウハウの活用

例)ケーブルのアンテナ化、EMCのバラツキ回避

10層基板:ケーブル直下にスイッチング電源

⇒ケーブルがアンテナとなり、スイッチングノイズの輻射要因となってしまう
⇒ケーブルの束ね方のバラツキが、EMC品質のバラツキにつながる

10層基板:ケーブル直下にスイッチング電源 10層基板:ケーブル直下にスイッチング電源

⇒ケーブルからコネクタへの部品変更により、EMC悪化リスクを回避

3. IC周辺のノイズ低減設計

  • 輻射、信号特性劣化の要因となるビア削減のため、FPGA(IC1)のピン配置見直し
  • QFPのIC直下を、できるだけGNDベタにする
FPGA(IC1)のピン配置見直し FPGA(IC1)のピン配置見直し

⇒IC周辺のノイズ低減設計により、不要輻射を根元から断つ

4.その他EMC設計事例

  • DDコンIC変更:高速品から低速品へ
  • DDコンレイアウト変更:スイッチング電流のループ経路見直し
  • リターンパスの最適化:信号の層移動時のリターンパス確保
  • ビアの配置:波長を考慮したビア間隔 など

5. EMC測定

EMC測定 低層化(10→6層)の実現と、EMC本質確保を実現 EMC測定 低層化(10→6層)の実現と、EMC本質確保を実現

高速ICのパスコン数量半減を実現したコストダウン設計

お客様のご要望

  • 高速ICに大量なコンデンサがあり削除したいが、どれを削除すべきか不明
  • コンデンサ削除前後の電源特性を定量的に検証したい
  • 難しいかもしれないが、何とかパスコン数量を半減したい

実施内容

1. 基板レイアウトの検証

【LAYER1】電源/GNDボールの直近にビアを配置しており、一見問題なし 【LAYER4】複数のパスコンがGNDボールから遠いビア(赤丸)に接続されている→結果の小さいスパコンの存在 【LAYER1】電源/GNDボールの直近にビアを配置しており、一見問題なし 【LAYER4】複数のパスコンがGNDボールから遠いビア(赤丸)に接続されている→結果の小さいスパコンの存在
  • パスコン半減のポイント
  1. パスコン削減戦略
    効果の小さいパスコンをピツクアップし、削除する
  2. ビア配置変更
    GND、電源ボールからビアまで1mm以上離れないようにビア配置
  3. ビアとパスコンの接続
    全てのパスコンをビアの直近に配置し、パスコンの効果を大きくする。

2. 基板レイアウトの修正

パスコン半減のポイントに留意して基板レイアウト設計

電源インピーダンス解析 :反響振を無くすため1うFパスコンを追加 低層化(10→6層)の実現ち、EMC品質確保を実現 電源インピーダンス解析 :反響振を無くすため1うFパスコンを追加 低層化(10→6層)の実現ち、EMC品質確保を実現

⇒パスコン半減のポイントを守り、0.1uFコンデンサを21個から9個に削減

3. 電源インピーダンス解析

電源インピーダンス解析により、修正前後の電源特性を定量比較

  • 修正後基板に反共振(赤丸)⇒リスク回避のため1uFコンデンサを1個追加
  • 10MHz以上では、最終版の方がインピーダンスは低い
反共振をなくすため1nFバスコンを追加 反共振をなくすため1nFバスコンを追加

⇒解析結果を分析し、特性確保のために必要であればパスコンを追加

HDMIコンプライアンス試験合格に向けた配線特性、信号品質改善

お客様のご要望

  • HDMIのコンプライアンス試験不合格となった原因の解明
  • 課題解決策の提案、具現化によるコンプライアンス試験合格

実施内容

1. TDR(time domain reflectometry)測定器による配線特性評価

⇒特性インピーダンスの低下箇所を特定

基板レイアウト→解析→特性インビーダンス解析結果 基板レイアウト→解析→特性インビーダンス解析結果

⇒特性インピーダンスの低下箇所を特定

2. プリント基板のHDMI配線改善検証

改善案の一例:ビア周辺GNDプレーンの距離調整(GNDとの結合を抑えるため)

ビア周辺GNDプレーンの距離調整(GNDとの結合を抑えるため) ビア周辺GNDプレーンの距離調整(GNDとの結合を抑えるため)

⇒特性インピーダンスの低下箇所の改善効果を解析で確認

3. コンプライアンス試験

コンプライアンス試験 コンプライアンス試験

⇒コンプライアンス試験合格を確認

実測による特性評価と解析のよる懸賞を組合せ、コンプライアンス試験をクリア

多様な接続構成を具現化したDDR3-1866設計

お客様のご要望

  • ひとつのLSIで、メモリ使用数を2個、4個、8個の3パターンで設計したい。
  • コストを考慮し、4層貫通基板で設計したい。
  • 開発期間が短いので、メモリ設計の失敗は許されない。確実に動作させたい。
  • 回路、基板レイアウトの設計を任せたいので、色々提案して効果を検証してほしい。

実施内容

1. トポロジ検討

  • 様々なパターンのトポロジを提案。解析により最適なトポロジを決定
トポロジを提案
  • 解析結果を検証し、配線幅、配線間隔を決定
配線幅、配線間隔を決定 配線幅、配線間隔を決定

⇒解析結果から問題箇所の原因を推定。改善案を提案、検証して波形品質確保。

2. LSIとメモリの接続検証

  • 波形品質を悪化させるビアの数を最小限にするにはどうすれば良い?
    ポイント:LSIとメモリの信号引出し順番を考慮してボール配置を検討(下記例はメモリ4個使いのレイアウト)
メモリ4個使いのレイアウト メモリ4個使いのレイアウト

⇒ビアの数を最小限にできるボール配置、基板レイアウトを提案、具現化

3. CADレイアウトを活用した信号波形解析

  • トポロジ解析では検証できない、同時スイッチングを考慮した詳細解析により、CADレイアウトの信憑性を確認
CADレイアウト CADレイアウト

⇒CADレイアウトに問題ないことを確認。実測波形との相関もあり

試作1版でのコンプライアンス評価結果、問題なし。お客様は開発納期を確保できた。

DIGAのDDR3領域小型化事例

お客様のご要望

  • DDR3領域を小型化し、基板のコストダウンを実現したい
  • 商品への適用のため、できるだけ早く設計を完了したい

実施内容

1. 解析項目の絞込みによる設計期間の短縮化動作原理に基づき解析結果を予測

解析結果を予測して必要な解析項目を絞り込み、設計期間うぃ短期化 解析結果を予測して必要な解析項目を絞り込み、設計期間うぃ短期化

2. プリント基板の小型化

ビア位置を工夫してスマートな配線でレイアウトし、小型化を実現クロストーク、多重反射を抑え、伝送品質を確保、 短期間でDDR領域を小型化し、プリント基板の面積を11%削減、